实际应用时Verilog在许多方面强于VHDL

在实际应用时Verilog在许多方面强于VHDL：
        Verilog代码短于VHDL，综合结果 规模小于VHDL。
        Verilog易学、易用，学习周期短
        Verilog贴近硬件，尤其在ASIC设计方面Verilog能描述最低层的结构，VHDL则不能。
        VHDL更依赖于综合器的综合能力，而现阶段的综合器还没到达某个层次。
        Verilog的库支持更好，它本身来至企业标准；VHDL的综合与仿真库往往需要其他语言基础之上。
        Verilog的仿真在大多数层次（不包括System Level）强于VHDL，Verilog最初是为数字电路仿真设计的。
        在企业界，尤其在IC Design领域，Verilog使用多于VHDL（如在美国西部）

在主观上，作为一个设计人员，你乐意为声明一个signal写长长的一串"STD_LOGIC_VECTOR(7 DOWNTO 0)"吗？（当然你的经理乐意你这么写，反正在一个项目中不是他为你写上上百、上千甚至上万的各式声明）

结论：
    教学VHDL可以
    设计Verilog较好

*博客内容为网友个人发布，仅代表博主个人观点，如有侵权请联系工作人员删除。