高速I/O是PLD在通信领域应用的竞争焦点

据预测，未来宽带接入和多业务接入将是网络市场增长速度最快的领域，带宽是技术和市场发展的主要驱动力。带宽的不断提高已经将并行数据总线速度推到了极限，以PCI总线为例，随着数据传输速率的增加，并行总线受到速度、功耗、信号完整性和引脚尺寸的极大制约，过去，人们总是关心怎样才能让处理器运行更快？但是，现在的问题是怎样才能更快地将数据从一个芯片传输到另一个芯片？ 

高速串行互联技术能够极大地提高传输速度、提高IC外围引脚数、降低功耗并获得较佳的信号完整性，因而系统结构设计师正逐渐转向采用高速串行总线。目前，一系列高速串行总线标准已经出现，例如IEEE1394、USB2.0、吉位以太网和光通道等，新的标准也正在开发之中，如Rapid I/O和Infiniband标准。据预计未来几年之内，串行总线背板结构在网络系统结构中的比重将从现在的5%提升到100%，总线系统结构将逐步向串行结构转变，芯片和芯片之间，板和板之间，以及盒与盒之间将以高速串行数据流来传输数据。 

由于各种新的接口不断涌现，其中某些接口仍未形成最终的标准，这样就为配置灵活的PLD担任不同I/O的高速转换装置提供了机会，同时也使PLD(可编程逻辑器件)的I/O速度成为其在通信领域应用的竞争焦点。正如Altera公司亚太区域市场经理Paul Chan所言，“各家PLD的工艺和性能差别都不大，差距主要在I/O。从应用来看，I/O越来越重要，例如在OC-192的设计中，用户常要求I/O传输速率能够达到1Gbps/s以上，因此，PLD在通信领域面临的最大挑战是I/O口的速度。” 

目前，通信领域主要采用LVDS通信标准，其中主要的标准是：IEEE Std.1596.3 SCI-LVDS和ANSI/TIA/EIA-644。在支持LVDS传输方式的PLD器件中，影响传输速度的关键因素有几点：1. 串行输入-并行输出的转换器结构和并行输入-串行输出的转换器结构；2.时钟和信号恢复电路，它是保证高速俘获数据的关键因素之一；3.系统时钟管理和PLL电路，它解决板级和PLD内部的时钟同步问题，将数据流偏移和信道间偏移最小化。 

针对上述问题和关键技术，目前PLD业界存在下列三种解决方案。 

Virtex II高速I/O设计平台 

Xilinx于今年第三季度宣布在下一代Virtex-II结构产品中将集成高带宽互连技术，以期为流行的高带宽互连标准和应用提供物理层支持，其支持的标准将包括：LDT、POS-PHY4、InfiniBand、XAUI、Fibre Channel、Gigabit Ethernet+10Gbit Ethernet、ATM和RapidIO。内部结构上将集成：IBM的PowerPC处理器核心、串并和并串转换(Serdes)功能以及时钟和数据恢复功能。 

达到上述目的关键一步是，今年10月初Xilinx宣布兼并RocketChips公司，该公司是一家超高速CMOS混合信号收发器开发商，其专长是GaAs、BiCMOS和CMOS混合信号电路设计，它采用Xilinx的PLD技术专门为网络、无线和有线通信以及企业存储市场提供服务。 

此举，使下一代Xilinx的PLD除了拥有高性能的百万门可编程逻辑电路、PowerPC RISC处理器，还将具备高带宽数据率、线速数据处理和在先进网络中的可互操作能力，进而使PLD技术从传统的可编程功能向网络、通信和存储服务器设计平台的功能转变，以适应I/O标准的变化，并解决标准单元ASIC设计周期长的问题。 

过去，传统的串行收发器大部分采用GaAs双极工艺制作，器件的功耗较大，并且无法与PLD和网络器件这样复杂的CMOS器件集成在一起。最近，在CMOS电路和建模技术上的突破，使下一带收发器采用标准CMOS工艺成为可能，并且功耗只是GaAs器件的五分之一，这是Xilinx此次兼并的技术基础，它解决了高速CMOS收发器的设计和制造问题。 

在此次兼并前一周，Xilinx公司已经宣布从Conexant系统公司获得SkyRail 3.125Gbps CMOS串行收发器的许可，该器件兼容所有现行的I/O标准， Xilinx主要合作伙伴UMC已经采用0.13微米工艺进行了验证。与此同时，Xilinx还宣布与英国哥仑比亚PMC-Sierra公司合作开发OC-192(10Gbps) POS-PHY4接口。 

目前，Xilinx的Virtex-E系列PLD可以提供POS-PHY3链路和PHY核心，可以支持OC-48(2.5Gbps)速率。其关键技术是Virtex 独有的延迟锁定环路 (DLL)。Virtex PLD 系列器件配备8个全数字片上DLL电路，其功能是系统时钟生成、时钟信号恢复、时钟分配(到整个器件或电路板)以及其他时钟控制。除了频率合成的功能之外，DLL还可以选择提供占空比和相移校正。 

数字延迟锁定环路的主要优点在于：1. 实现零时钟偏移，消除时钟分配延迟并实现时钟闭环数控。该控制功能使系统时钟速率达到25到320Mbps并具备100ps的分辨率，从而减少了器件的时钟延迟，进而减小时钟输出的时序延迟。2. Virtex 或Virtex-E系列器件采用独立的DLL分别对器件内部和外部的系统时钟进行精确控制。3. 时钟可以映射到PCB上用于同步外部芯片，这样就减少了对外部芯片的要求，将芯片内外的时钟控制一体化，时钟映射的精度达到100ps的偏移。 

目前存储器供应商开始采用双速率(DDR)技术来提高器件的存储带宽，该技术对50%时钟占空比有严格的要求。由于Virtex-E DLL能够输出占空比为50%、误差为±100ps的时钟信号，存储器端口的带宽增加一倍之后，数据处理的速度相应地提高了一倍。这一特性对网络、通信和存储器应用极为重要。 

但是，规划中的具备PowerPC的Virtex-II系列产品要等到2001年初才能推出。欲了解更多信息，请查阅：www.xilinx.com/products/virtex/techtopic/dll.htm。 

QuickSD ESP方案 

QuickSD系列ESP(嵌入式标准产品)是单芯片解决方案，它集成了多通道串行通信链路、嵌入式存储器、MAC模块和用户可编程逻辑。其特别之处在于集成了10总线LVDS收发器，其中包括：8个双向LVDS数据串并转换和并串转换通道(SERDES)，2个时钟双向LVDS链路。 

过去，点对点的串行通信经常采用数据和时钟分开传输的方式，但是，当速度更快的时候，数据和时钟将合并在一起传输，在QuickSD方案中，串行通道的数据和时钟通道独立，有利于支持不同的标准，并且可以支持点对点和多点对多点的传输。 

传统的方案中，分立收发器一般是单向的，构成一个8通道收发器需要16片独立的芯片和8片独立的FIFO，Quicklogic公司亚太地区销售总监Clifton Ho说，“在Xilinx、Altera和Lucent的方案中，PLD只能替代后端的协议部分，而ATM/SDH组帧芯片和FIFO，高速串行/并行转换和时钟恢复等仍有赖外部专用芯片支持。QuickSD方案集成了8个双向LVDS收发器、8个FIFO和一个ATM/SDH组帧电路，相当于替代了24到26个芯片，”Clifton 说，“我们提供的单芯片串行数据通信方案驱动能力大，省电，单通道速度高达1Gbps，8通道的带宽大于8Gbps。” 

该方案每条信道具备10mA的驱动能力，因而信号的传输距离更远，特别适用于高速串行通信，应用领域包括交换机、Hub、路由器、传输系统、接入节点、数字交叉连接、高速背板、视频和图像系统以及信号处理和传输等。 

其多通道特性应用的典型案例是在第三代基站背板中作为板与板之间高速数据通信的芯片，如在ADSL系统中，ATM卡ADSL/ATM主卡之间、用户卡和ADSL/ATM主卡之间的数据传输，都可以采用QuickSD芯片实现。 

此外，步Xilinx之后，Quicklogic于10月23日宣布与Conexant 结成伙伴关系，将工作速率为1Gbps到3.125Gbps、内部配置全集成时钟和数据回复功能的SkyRail收发器嵌入Quicklogic的下一代ESP芯片之中。据悉，此举除了满足Infiniband标准对高速串行I/O的速度要求之外，Conexant还将一举获得用户逻辑、双口SRAM、嵌入式计算单元和可编程I/O的单芯片解决方案，从而适应宽带网络接入设备高速增长的发展要求。 

欲了解更多信息，请查阅:www.quicklogic.com/devices。 

APEX的True-LVDS方案 

这是第一个系统可编程方案(SOPC)方案，每通道速率达到840Mbps，该数据传输率完全支持DWDM系统发送和接收的OC-12数据，并具备每通道666Mbps的Reed-Solomon 前向误差校正编码功能。其特点包括：低噪声、低功耗和低电磁干扰。应用范围除了高速通信领域应用之外，还包括数字复印机、处理器接口、图像显示、音频和视频数字信号处理以及MPEG数据流处理。 

True-LVDS技术的核心是：1. 灵巧的收发电路，跳变速率高达840Mbps的串并和并串转换；2. 片上PLL具备8倍频能力，从而使输入频率提高到840MHz；3. 时钟和信号恢复电路能实现时钟和信号的同步；4.差分I/O驱动电路确保极低噪声、低功耗和低EMI。 

确保高速数据传输的关键部分是PLL电路，APEX 20KE采用了增强型PLL。PLL可以将偏移减到最小，并使并串和串并转换数据转换器的时钟相位对准。其中一个LVDS PLL用于为接收器中的串并转换提供时钟，两个通用PLL为串并和并串转换提供相为锁定的时钟。 

APEX 20KE的PLL工作模式灵活，使之可以采用多种方式实现LVDS PLL的连接，从而实现点对点、一点对多点和旁路LVDS转换器电路等工作方式。根据负载的不同，APEX 20KE器件在400MHz时最多可以驱动16个接收器。其LVDS转换电路在旁路方式下，数据可以直接输入到LE寄存器，从而节省资源。APEX 20KE中的LVDS I/O标准简化了板级设计，减少了背板上的元件数量。 

此外，APEX系列PLD还具有多核心结构、嵌入式系统模块、支持多I/O标准、SignalTap逻辑分析等特性，特别是该系列芯片支持NIOS嵌入式处理器软核，除了可编程带宽高达26Gbps之外，还能根据应用场合与成本控制的要求嵌入强大的处理器功能。 

欲了解更多信息，请浏览网站： www.altera.com/html/products/apex20ke_lvds.html。 

发展趋势 

目前，PLD尽管可以支持多标准转换，但是据我们了解，工程师对PLD在这方面的优势仍然了解不够，对PLD实现标准接口的能力存在一定程度的疑虑，因而，在高端应用中，用户还是愿意购买朗讯的专用接口转换芯片，迫使PLD接口转换芯片定位在较低的速率的应用，此外，在PLD制造商在产品推出的初期缺乏必要的Demo板来做演示，使中国工程师在产品上市时间的压力下，不得不放弃制作样板的计划，这种情况，在一定程度上制约了PLD接口转换芯片在通信领域的应用。正如Xilinx应用工程师李进华所说：“当PLD具备覆盖2.5Gbps的高速串并/并串转换接口，并具备直接与前端光口的电路部分接口的能力之时，PLD才有可能能完全解决现存的时钟提取和信号恢复等问题”，此时，PLD在高速通信领域的应用才有可能获得广泛应用。 

“目前，LVDS正在成为主流串行通信标准，PLD目前已经将LVDS集成到单芯片之中，进一步就只有将光收发模块的电路部分集成进PLD，” Quicklogic公司亚太地区销售总监Clifton Ho说，“在不久的将来，光收发模块有可能采用集成度更高的芯片。” 

但是，必须看到，在2.5Gbps以上，面临的挑战可能更多地来自存储带宽、I/O带宽、时钟提取和信号恢复电路的带宽，竞争仍将继续，新一轮的技术许可和兼并活动也许正在进行之中，结果如何？我们将拭目以待。 

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