VHDL和VERILOG各有所长

一、VERILOG自由，不需库文件。注释方便。有的语法很简练。用VERILOG所写的代码，无论做功能仿真还是时序仿真都很方便。而不需工艺库。
二、VHDL语法严谨，使用者不易出错，有多种语法结构方便编程VERILOG也有许多不足。
1、VHDL中的并行赋值对应于VERILOG中的连续赋值，但VHDL条件赋值（WHEN-ELSE）和选择赋值（WTH-SELECT）要强于VERILOG中的“？：”。
2。VHDL的CASE语句也比VERILOG要好。VERILOG只有形如“5'B0xxxx”和“，，，”。当然VERILOG的CASE承认多种进制并存，这是他的长处。
3。VERILOG的FOR 语句中，循环变量(如：i)）必须声明，且多个FOR 语句不能使用相同的循环变量名(只能用诸如i,j,k,l,m,n...)。
4。VHDL中的FOR-GENERATE，我尚未发现在VERILOG中有对应语法。

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